Amélioration de la performance des processeurs généralistes par la réduction du nombre d'instructions exécutées

Abstract

L’équation de performance d’un processeur fait apparaître trois termes : le cycle qui dépend de la technologie, l’IPC (Instructions Par Cycle) qui dépend de la microarchitecture et enfin, le nombre d’instructions exécutées qui dépend de l’architecture. En dehors des avancées technologiques, les améliorations apportées à la performance des processeurs généralistes ces dernières années ont surtout concernées la microarchitecture. Depuis la révolution RISC, le jeu d’instructions interne des processeurs s’est figé autour d’instructions simples. Une conséquence est que pour atteindre un degré élevé de l’IPC, il faut exécuter de nombreuses instructions élémentaires dans le même cycle. Une alternative est de réduire le nombre d’instruction à exécutée en profitant de la redondance qui existe dans les instruction d’accès mémoire. Il est à remarquer que dans un jeu d’instructions RISC, les instructions de chargement et de rangement sont des instructions complexes combinant les effets de deux instructions élémentaires. L’accès proprement dit dépend du calcul d’adresse. Ce qu’il fait que la réduction du nombre de tel type d’instruction apport un gain important. Dans ce travail nous avons présenté une nouvelle approche pour améliorer la performance en réduisant le nombre d’instructions à exécuter. Nous avons proposé une nouvelle architecture pour le banc de registres. Nos mesures montrent que la nouvelle architecture permettrait de réduire de 15% le taux d’instructions de chargement, et de 10% celui des instructions de rangements